【公開日：2025.06.10】【最終更新日：2025.04.14】
課題データ / Project Data
課題番号 / Project Issue Number
24AT0103
利用課題名 / Title
L/S patternに対するALD-SiO2 processを用いた埋め戻しによるPattern size低減の検討
利用した実施機関 / Support Institute
産業技術総合研究所 / AIST
機関外・機関内の利用 / External or Internal Use
外部利用/External Use
技術領域 / Technology Area
【横断技術領域 / Cross-Technology Area】（主 / Main）加工・デバイスプロセス/Nanofabrication（副 / Sub）-
【重要技術領域 / Important Technology Area】（主 / Main）高度なデバイス機能の発現を可能とするマテリアル/Materials allowing high-level device functions to be performed（副 / Sub）-
キーワード / Keywords
ALD,エレクトロデバイス/ Electronic device
利用者と利用形態 / User and Support Type
利用者名（課題申請者）/ User Name (Project Applicant)
中光 豊
所属名 / Affiliation
株式会社アルバック
共同利用者氏名 / Names of Collaborators in Other Institutes Than Hub and Spoke Institutes
ARIM実施機関支援担当者 / Names of Collaborators in The Hub and Spoke Institutes
山崎 将嗣
利用形態 / Support Type
（主 / Main）技術代行/Technology Substitution（副 / Sub）-
利用した主な設備 / Equipment Used in This Project
報告書データ / Report
概要（目的・用途・実施内容）/ Abstract (Aim, Use Applications and Contents)
半導体デバイスの研究開発においてより微細な3次元構造に対する成膜技術は重要になっているが、研究開発に使用する微細な3次元構造のサンプルを入手するのは難しい。そのため比較的入手が容易な50nm程度のL/S パターンサンプルに対してALD-SiO2プロセスを使用し埋め戻すことにより微細なパターンを形成することが可能か検討を行った。
実験 / Experimental
高さ約47nm, 凹部の幅約20nmのL/Sパターンに対して【AT-031】原子層堆積装置_1[FlexAL]を用いてSiO2を10nm見込みで成膜し、成膜後のL/S パターンに対するカバレッジおよび凹部の幅をSEMで測定し確認を行った。
結果と考察 / Results and Discussion
図1にALD-SiO2成膜前後のL/S パターンの断面SEM測定結果を示す。この結果から成膜前凹部の幅が約20nmに対して成膜後7nmまで小さくなっていることを確認。またALDプロセスにより成膜したため比較して当初の形状を保ったままSiO2膜がL/Sパターンに均一に成膜されたことを確認。ただ、SiO2膜厚10nm見込みに対して実際は約6.5nm SiO2膜が成膜されたことからL/Sパターンの凹部の幅はSiO2膜が堆積し狭くなるにつれてSiO2の原料ガスが凹部に入り込みにくくなったことにより見込み膜厚より薄くなった可能性が考えられる。
図・表・数式 / Figures, Tables and Equations
図1 ALD-SiO2成膜前後のL/S 断面SEM像
その他・特記事項（参考文献・謝辞等） / Remarks(References and Acknowledgements)
成果発表・成果利用 / Publication and Patents
論文・プロシーディング（DOIのあるもの） / DOI (Publication and Proceedings)
口頭発表、ポスター発表および、その他の論文 / Oral Presentations etc.
特許 / Patents
特許出願件数 / Number of Patent Applications：0件
特許登録件数 / Number of Registered Patents：0件