【公開日：2025.06.10】【最終更新日：2025.03.12】
課題データ / Project Data
課題番号 / Project Issue Number
24KT2437
利用課題名 / Title
プラズマ暴露による機能性材料の粘弾性特性および電気特性変化の研究
利用した実施機関 / Support Institute
京都大学 / Kyoto Univ.
機関外・機関内の利用 / External or Internal Use
内部利用（ARIM事業参画者以外）/Internal Use (by non ARIM members)
技術領域 / Technology Area
【横断技術領域 / Cross-Technology Area】（主 / Main）加工・デバイスプロセス/Nanofabrication（副 / Sub）計測・分析/Advanced Characterization
【重要技術領域 / Important Technology Area】（主 / Main）高度なデバイス機能の発現を可能とするマテリアル/Materials allowing high-level device functions to be performed（副 / Sub）-
キーワード / Keywords
プラズマ誘起ダメージ,シリコン酸化膜,電気特性,熱処理,エリプソメトリ/ Ellipsometry,CVD
利用者と利用形態 / User and Support Type
利用者名（課題申請者）/ User Name (Project Applicant)
江利口 浩二
所属名 / Affiliation
京都大学 大学院工学研究科
共同利用者氏名 / Names of Collaborators in Other Institutes Than Hub and Spoke Institutes
加藤寛大
ARIM実施機関支援担当者 / Names of Collaborators in The Hub and Spoke Institutes
利用形態 / Support Type
（主 / Main）機器利用/Equipment Utilization（副 / Sub）-
利用した主な設備 / Equipment Used in This Project
KT-111：ウエハスピン洗浄装置
KT-311：分光エリプソメーター
KT-205：プラズマCVD装置
KT-237：赤外線ランプ加熱装置
報告書データ / Report
概要（目的・用途・実施内容）/ Abstract (Aim, Use Applications and Contents)
薄膜堆積や微細加工に代表されるプラズマプロセスは半導体デバイス製造工程に不可欠である一方，プロセス時の高エネルギーイオンや真空紫外光照射が被加工材料中に欠陥（プラズマ誘起欠陥：PID）を形成し材料特性を劣化させることが知られている[1]．PID回復には熱処理が有効であると報告されており[2]，高信頼性デバイス実現には，これらの処理による材料特性変化への理解が不可欠である．本研究では，10 nmのSiO2膜厚を有するSiO2/Si構造（半導体デバイスの基本構造）を作製し，交流電気伝導解析手法を用いて，プラズマ曝露による欠陥形成，熱処理による欠陥回復を調べた．
実験 / Experimental
抵抗率約0.01Ω・cmのn型Si基板をウエハスピン洗浄装置[KT-111]でピラニアおよび純水洗浄した後，プラズマCVD装置[KT-205]を用いてSiO2薄膜を成膜した．成膜時間はSiO2膜厚が約10nmとなるように調整した．その後，作製したSiO2/Si構造を，誘導結合型プラズマ（Heガス，2.7Pa）に60秒間曝露した．入射イオンエネルギーは約400eVとした．その後，未曝露（Ref.）およびプラズマ曝露したサンプル（Dam.）それぞれに対し，赤外線ランプ加熱装置[KT-237]を用いて窒素雰囲気下で約300℃の熱処理を5分間施した（それぞれRef.-RTA，Dam.-RTAと記す）．各サンプルに対し，水銀を電極とした金属–酸化膜–半導体（MOS）構造を作製し，電気特性解析を行った．
結果と考察 / Results and Discussion
電気特性解析には，SiO2/Si界面欠陥を高感度で検出できるコンダクタンス法[3]を用いた．コンダクタンス法における等価回路モデルをFig. 1に示す．COXはSiO2膜の電気容量を表し，Cp，Gpが界面準位によるキャリアの捕獲・放出を表し，それぞれ
Cp=CD+Cit (ωτit )-1tan-1(ωτit )・・・(1)， Gp/ω=Cit (2ωτit )-1 ln[1+(ωτit )2 ]・・・(2)
で与えられる．ここで，CDは空乏層容量，Cit=q2Dit (qは電気素量，Ditは界面準位密度)，ω=2πf (fは測定周波数)，τitは界面トラップ時定数である．本実験では，直流印加電圧Vbiasをフラットバンド電圧としたときに測定されるCp，Gpより界面準位密度Ditを算出した．測定されたCp，GpをFig. 2に示す．図中の曲線は式 (1)，(2)で計算されたものであり，計算に用いた界面準位密度DitをFig. 3に示す．界面準位密度はプラズマ曝露により増加し，熱処理により減少した．プラズマ曝露，熱処理はSiO2/Si界面に影響を与えることが示唆された.
図・表・数式 / Figures, Tables and Equations
Fig. 1 電気特性解析に用いた等価回路モデル
Fig. 2 各サンプルに対して測定されたCp，Gpおよび式 (1)，(2)で計算された曲線
Fig. 3 各サンプルのCp，Gpから算出された界面準位密度
その他・特記事項（参考文献・謝辞等） / Remarks(References and Acknowledgements)
[参考文献]
[1] K. Eriguchi, Jpn. J. Appl. Phys. 60, 040101 (2021).
[2] T. Kuyama et al, Jpn. J. Appl. Phys. 59, SJJC02 (2020).
[3] E. H. Nicollian and J. R. Brews, MOS (Metal Oxide Semiconductor) Physics and Technology (Wiley, New York, 1982).
成果発表・成果利用 / Publication and Patents
論文・プロシーディング（DOIのあるもの） / DOI (Publication and Proceedings)
口頭発表、ポスター発表および、その他の論文 / Oral Presentations etc.
特許 / Patents
特許出願件数 / Number of Patent Applications：0件
特許登録件数 / Number of Registered Patents：0件